IBM kündigt den kleinsten Silizium-Transistor an

Funktionierenden 6-nm-Transistor gefertigt

IBM hat einen weiteren Schrumpfungsrekord vermeldet: Der kleinste funktionierende Silizium-basierte Transistor, den das Unternehmen in dieser Woche auf dem International Electron Devices Meeting (IEDM) vorstellt, soll nur sechs Nanometer lang sein. Damit sei er nur etwa ein Zehntel so groß wie aktuell gefertigte Transistoren.

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"Die Fähigkeit, funktionstüchtige Transistoren mit diesen Dimensionen zu fertigen, könnte es uns ermöglichen, 100-mal mehr Transistoren auf einem Computer-Chip unterzubringen als derzeit möglich ist", so Dr. Randy Isaac, Vice President of Science and Technology bei IBM Research. Mit der Schrumpfung auf eine molekulare Ebene hätte sich zudem gezeigt, dass das zu Grunde liegende Transistor-Konzept auch in dieser Größe funktionieren würde.

Schemazeichnung von IBMs 6-nm-Transistor
Schemazeichnung von IBMs 6-nm-Transistor
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Die Schrumpfung von Transistoren bzw. die Reduktion der Gate-Länge (Größe des Schalters, der den Transistor ein- und ausschaltet) verbessert die Leistungsfähigkeit und Geschwindigkeit von Chips, während gleichzeitig ihre Herstellungskosten und Strombedarf sinken. Bereits in seiner Halbleiter-Roadmap vom Jahr 2001 des "Consortium of International Semiconductor Companies" schätzte man, dass Transistoren bis zum Jahr 2016 kleiner als 9 Nanometer sein müssten, um den gegenwärtigen Leistungstrend aufrecht zu erhalten. IBM sieht sich nun als erstes Unternehmen, das bereits jetzt diese Grenze unterschritten hat.

Der Silizium-Körper des neuen 6-nm-Gate-Transistors soll lediglich 4 bis 8 nm dick sein und korrektes Ein- und Ausschalt-Verhalten zeigen. IBMs Wissenschaftler sollen damit bereits die weltweit kleinsten funktionierenden MOSFETs mit 4-nm-Silizium-Körper und 6-nm-Gate-Länge auf ultradünnen Silicon-on-Insulator-(SOI-)Wafern mittels Halo-Implantaten und 248-nm-Wellenlängen-Litographie gefertigt haben. IBMs Ergebnissen zufolge ist eine aggressive Verdünnung der SOI-Schicht eine vielversprechende Option, um CMOS-Schaltkreise weiter zu verkleinern.

IBM wird Details seiner Entwicklung im Dokument "Extreme Scaling with Ultra-thin Silicon Channel MOSFETs" auf dem IEDM vorstellen, der vom 9. bis 11. Dezember 2002 in San Francisco stattfindet.

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