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Infineon verkleinert Kupferdrähte auf 40 Nanometer

Mit heutigen Mitteln Strukturgrößen zukünftiger Chip-Generationen erreichbar

Forschern von Infineon Technologies in München ist es gelungen, die Leiterbahnen zur Verbindung von Transistoren auf einem Chip auf bis zu 40 Nanometer (nm) zu verkleinern, was in etwa dem tausendstel Durchmesser eines Haares entspricht. Damit will Infineon den Beweis erbracht haben, dass auch bei anhaltender Miniaturisierung von Chip-Strukturen nach dem so genannten "Moore'schen Gesetz" die elektrischen Anforderungen an die Transistor-Verdrahtungen mit heutigen Produktionsmethoden erfüllbar sind.

Artikel veröffentlicht am ,

Infineons Forschungsergebnisse in der Nanoprozesstechnik sind demnach für die Halbleiter-Industrie ein wichtiger Meilenstein zur weiteren Erfüllung des Moore'schen Gesetzes. Diese These - 1965 vom Physiker und Mitbegründer der Intel Corporation Gordon E. Moore formuliert - sagt aus, dass sich Leistungsfähigkeit und die Anzahl der Transistoren auf einem Chip innerhalb von 18 Monaten jeweils verdoppeln. Aktuelle Gigahertz-Prozessoren der Pentium-4-Reihe mit einer Strukturbreite von 130 Nanometern bzw. 0,13 Mikrometern tragen beispielsweise rund 100 Millionen Transistoren auf dem Prozessorplättchen. Damit das Gesetz von Moore - kontinuierlich fortgeschrieben im Entwicklungs-Fahrplan für Halbleiter (International Technology Roadmap for Semiconductors, ITRS) - auch künftig Bestand hat, sind ständig dünnere Leiterbahnen zwischen den einzelnen Transistoren notwendig.

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Die erfolgreiche, elektrische Bewertung von Metall-Leitungen mit einer Breite von nur 40 Nanometern zeige nun laut Infineon, dass sich bereits mit heutigen Mitteln Strukturgrößen zukünftiger Chip-Generationen herstellen lassen könnten, die laut ITRS erst im Jahr 2010 das Licht der Halbleiter-Welt erblicken sollen. Zur Bewertung mussten die Infineon-Forscher Neuland beschreiten, denn die Belichtungsgeräte in den modernsten Chip-Fabriken erlauben heute standardmäßig noch nicht die Erzeugung von Strukturgrößen unter 100 nm. Für kleinere Strukturen wie die 40-nm-Leiterbahnen aus Kupfer bedient sich Infineon der "Spacer"-Technik: Dabei werden zunächst aktuelle Lithografiegeräte für die Belichtungen zum Einsatz gebracht. Im Fertigungsprozess werden dann die erzeugten Grabenstrukturen in den Schichten auf den Silizium-Scheiben nachträglich durch chemische Prozesse verengt. So lassen sich mit Standard-Lithografiesystemen bereits heute Strukturen erzeugen, die in den Chip-Generationen von morgen auftreten werden - wenn auch in größerem Abstand voneinander.

Für die Bewertung und Beurteilung der erzeugten Kupfer-Nanoleitungen habe Infineon dieselben Maßstäbe angelegt wie bei den heutigen Strukturgrößen. Neben der sehr wichtigen Wärmeableitung ist bei Chip-Verdrahtungen vor allem eine hohe Beständigkeit gegen Elektromigrations-Effekte wichtig. Hohe Stromdichten führen in metallischen Leitern dazu, dass die Atome (in diesem Fall Kupfer) im Leiter beweglich werden. Dieser Materialtransport im Leiter muss unter allen Umständen unterbunden werden, da er früher oder später unweigerlich zum Ausfall der Leiterbahn führt.

Mit standardisierten, international anerkannten Testmethoden erreichten die 40-nm-Leiterbahnen laut Infineon unter normalen Betriebsbedingungen eine Lebensdauer von etwa 100 Jahren. Damit sei für Kupferleiterbahnen in den Chips, die in etwa 10 Jahren produziert werden, eine ähnliche Lebensdauer zu erwarten wie in den heute gefertigten integrierten Schaltungen. In ihren Versuchen erzielten die Experten von Infineon in den 40-nm-Strukturen kurzzeitig Stromdichten von bis zu 100 Millionen Ampere pro Quadratzentimeter. Im Vergleich dazu würde bei einem gewöhnlichen Netzkabel mit einem Querschnitt von 1,5 Quadratmillimetern (zugelassen für maximal 16 Ampere) bei gleicher Stromdichte ein Strom von über einer Million Ampere fließen.



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:-) 09. Mär 2004

...auch wenn es sich um eine Meldung aus dem jahre 2002 handelt, sie zu lesen war schon...


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