MIPS32 M4K - MIPS packt mehrere CPUs auf einen Chip
Der in 0,13-Mikron-Prozesstechnik gefertigte M4K-Kern soll bis zu 0,3 qmm klein und üblicherweise mit 300 MHz getaktet sein, dabei eine Rechenleistung von 405 Dhrystone MIPS bieten und nicht mehr als 0,10 mW/MHz benötigen. Der flexible M4K-Kern soll per Software mit eigenen Instruktionen versehen und so beispielsweise an veränderte Protokoll-Spezifikationen oder Marktanforderungen angepasst werden können.
Der M4K bietet eine 5-stufige Pipeline, eine optimierte SRAM-Speicherschnittstelle ohne Zwischenspeicher zur Verringerung der Größe, MIPS16e-Code-Kompression, Bit-Instruktionen zur Untersuchung und -Manipulation von Paket-Informationen, "Vectored Interrupts" zur Latenz-Reduktion, eine schnelle Multiplikations-/Divisions-Einheit und bis zu vier Register-Sets für schnelleres Context-Switching. Der M4K-Kern soll in der "Control Plane" Code-kompatibel zu MIPS64-basierten Kernen sein und zudem Debugging-Möglichkeiten per Enhanced JTAG bieten.
"Der M4K-Kern ist der erste auf einer Industrie-Standard-Architektur basierende Kern, der Nutzer-definierbare Befehlssatz-Erweiterungen besitzt. Es ist außerdem der erste, der die erweiterte MIPS32-Architektur beinhaltet, die eine schnelle und flexiblere Paket-Verarbeitung und Low-Cost Interrupt-Handling bietet" , so Kevin Meyer, Vice President of Marketing bei MIPS Technologies. "Der M4K-Kern kommt zudem mit einer robusten Multi-CPU Entwicklungs-Umgebung, die SoC-Designern eine Optimierung ihrer Designs und eine schnelle Markteinführung ermöglichen soll."
Als Anwendungsbereiche für den M4K-Kern liegen im "Data Plane Processing" sowie in Netzwerk-Prozessoren für Gateways, Speichersysteme, Set-Top-Boxen und mobilen Geräten. Der MIPS32-M4K-Kern soll bereits zur Lizenzierung bereitstehen, im dritten Quartal 2002 soll er erhältlich sein.