Verwirrung um möglichen TLB-Bug in Intels Core i7

Allerdings steht in diesem PDF auch, dass der Effekt nur auftreten kann, wenn Software selbst Einträge im TLB für ungültig erklärt. Die Aufgabe dieses sehr kleinen, aber sehr schnellen Speichers ist es, virtuelle Speicheradressen in physikalische umzusetzen. Der TLB kann so auch von einem Betriebssystem, das vollständigen Zugriff auf die CPU hat, zur Speicherverwaltung eingesetzt werden. Dass eine Anwendung den TLB manipulieren kann, ist sehr unwahrscheinlich.

Zwei Absätze vor dem Hinweis auf ein BIOS-Update auf Seite 36 des PDF steht zudem, dass Intel seine Unterlagen für Programmierer aktualisieren will, weil der Core i7 erstmals in einer Intel-CPU über Caches für "Page Tables" verfügt. Diese Tabellen für Speicheradressen, bei AMD auch "Nested Page Tables" genannt, sorgen für eine schnelle Umschaltung zwischen verschiedenen Zuständen des Prozessors, was beim Betrieb von virtuellen Maschinen mehr Geschwindigkeit bringt. Dass die Dokumentation angepasst werden muss, begründet das PDF wie folgt: "Diese Information ist notwendig, um Betriebssystemen dabei zu helfen, ungültige Page-Table-Strukturen richtig zu verwalten."

Bisher weist diese Seite zum Befehl "INVLPG - Invalidate TLB Entry" in Intels Entwicklerleitfaden schon darauf hin: "Der Befehl INVLPG ist von der Implementierung abhängig, und seine Funktion kann in künftigen Intel-Architekturen anders implementiert werden."

Damit ist noch nicht ganz geklärt, ob der TLB im Core i7 selbst Fehler produziert, oder ob es sich beispielsweise um eine Inkompatibilität mit älterer Virtualisierungssoftware handelt. Intel Deutschland wollte zu dem umstrittenen Eintrag im Specification Update nicht unmittelbar Stellung nehmen, dies soll durch die Entwickler der CPU und die Dokumentationsautoren in den kommenden Tagen geschehen.