AMDs Barcelona kommt mit Stromspartechnik "CoolCore"

Speichertricks mit 'Memory Optimizer' Wie AMD seine versprochene 50 Prozent höhere Speicherbandbreite - trotz doppelt so vielen Kernen auf einem Die - erreichen will, deutete AMD nun auch an. Neben einem Vorsortieren der Speicherzugriffe (DRAM Paging) werden spekulative Lesezugriffe auf den Speicher nicht wie bei Intel in den L2-Cache geladen, sondern in eigene Puffer von 32 Byte. Dadurch sollen bei den Prefetches keine möglicherweise schon ungültigen Daten im L2-Cache landen, der dann teilweise gelöscht, und zeitraubend über das DRAM neu geladen werden müsste. Der L2-Cache ist beim Barcelona mit 512 KByte je Kern ausgelegt, dazu kommen noch 2 MByte L3-Cache, auf den die Kerne gemeinsam Zugriff haben. Intel bietet einen insgesamt 4 MByte großen Shared-Cache für alle Kerne, keinen L3-Cache - kann aber einzelne Cache-Lines bei falschen Prefetches gezielt für ungültig erklären, und erst dann wieder mit Daten füllen, wenn gerade Zeit ist.

Einen weiteren Leistungs-Vorteil soll Barcelona aus der Tatsache ziehen, dass DDR2-667-Speicher nun stets mit der vollen Geschwindigkeit angesprochen wird, was in der Vergangenheit bei steigender Anzahl der DIMMs nicht der Fall war. Steve Demski erklärte auf Nachfragen, dass auch bei 8 DIMMs stets effektiv 667 MHz erreicht werden. Ob das allerdings auch bei sehr großen Modulen noch klappt, ist noch nicht bekannt.

Die-Shot des Barcelona Mit Angaben zur Rechenleistung hielt sich AMD diesmal nach dem Debakel um geschätzte SPEC-Benchmarks mit nicht auf der Roadmap geführten Taktfrequenzen vollkommen zurück. Das, so Steve Demski, soll erst zur Markteinführung der neuen Opterons mit Barcelona-Kern wieder ein Thema sein. Wie AMD bereits früher ankündigte, sollen im August 2007 die ersten Barcelonas mit bis zu 2 GHz ausgeliefert werden.