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AMDs K10: CPU-Design für Server, Desktops, Notebooks

Dreistufige Cache-Architektur des Barecelona-Cores vorgestellt

Bereits zum dritten Mal rief Guiseppe Amato, technischer Direktor bei AMD, die Presse in ein Münchner Hotel, um Neuigkeiten zu AMDs inzwischen "K10" genannten Prozessor-Design mit vier Kernen zu verraten. Diesmal wurde klar, wo AMD die versprochene bis zu 40 Prozent höhere Leistung herausholen will: Der integrierte Speichercontroller arbeitet mit einem cleveren dreistufigen Cache-Design.

Seit über einem Jahr gibt AMD Stück für Stück Details zum am besten unter dem Codenamen "Barcelona" bekannten Prozessor-Design bekannt. Zuerst hieß die neue Architektur "K8L", in Anlehnung an das bisher gültige "K8". Dabei ist Barcelona, wie AMD jetzt erstmals öffentlich bestätigte, nur der Codename des Quad-Core-Opterons für Server. Ihm stehen noch 2007 die Varianten mit zwei oder vier Kernen "Stars" und "Cities" für Desktop-Rechner und "Hawk" sowie 2008 dann "Griffin" für Notebooks zur Seite. Die neuen mobilen Prozessoren bleiben aber, wie auch bei Intel, bei zwei und nicht vier Kernen - mehr ist, bedingt durch den Stromverbrauch der Kerne, nicht machbar.

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Die-Shot des Barcelona mit Funktionseinheiten
Die-Shot des Barcelona mit Funktionseinheiten
Alle diese Prozessoren, die derzeit nur mit ihren Codenamen von AMD bezeichnet werden, basieren auf der K10-Architektur. Im Wortsinne Dreh- und Angelpunkt ist der in der Mitte des Dies angebrachte Speichercontroller, der für DDR-2-Speicher bis effektiv 667 MHz Geschwindigkeit ausgelegt ist. Er verfügt über einen 32 Byte großen Prefetch-Puffer, der bei der Anforderung von Daten und Instruktionen aktiv wird. Der Controller hat direkten Zugriff auf die 128 KByte großen L1-Caches (je 64 KByte für Befehle und Daten) der Cores sowie auf den für beide Datentypen geeigneten und 512 KByte großen L2-Cache der Kerne. Alle vier Kerne eines Barcelona-Dies haben gemeinsamen Zugriff auf einen 2 MByte großen L3-Cache.

Schneller Datenaustausch zwischen Cores
Schneller Datenaustausch zwischen Cores
Wenn einer der Cores Informationen anfordert, können diese an vier Orten liegen: in einem der L1-Caches eines anderen Cores, wie es bei Multi-Threading-Anwendungen häufig vorkommt, in einem der L2-Caches, im L3-Cache oder letztendlich im Hauptspeicher. Der Speichercontroller kann die Daten von jedem Ort direkt abholen und in seinen Puffer laden - beispielsweise auch von einem L1-Cache eines anderen Cores - und sie dann durch L3- und L2-Cache in den L1-Cache eines Kerns schieben. Um die kleinen Speicherbereiche der Caches effizient zu nutzen, werden die betroffenen Cache-Lines nur für ungültig erklärt, wenn kein anderer Kern mehr darauf zugreift.

Im Server-Umfeld und auch bei der Quad-FX-Plattform mit Dual-Core-Duett waren die per schnellen HyperTransport angebundenen Sockel schon ein Vorteil der AMD-Prozessoren. Auch der K10 profitiert davon: AMD hat beim K10 weiterhin drei HyperTransport-Links vorgesehen, dazu kommen noch zwei Speicherkanäle, die 72 Bit breit sind und flexibel konfiguriert werden können. Für Blade-Server etwa, wo chronisch Platznot herrscht, kann man sie zu einem 144-Bit-Bus zusammenfassen und die volle Bandbreite mit einem Speicherkanal nutzen.

AMDs K10: CPU-Design für Server, Desktops, Notebooks 

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Voytech 08. Jan 2008

ohne den Intel-Trollen hier unnötig Aufwind verschaffen zu wollen: http://de.finance...

Punked 29. Jul 2007

ganz so einfach ist das auch nicht denn intel würde dann bestimmt weiter forschen zwar...

4D 19. Jul 2007

Dito! So viele selbsternannte Wirtschafts- und Hardwareexperten. Ich sollte lieber das...

Alternativ... 18. Apr 2007

Ach ich vergass. Goole hat sich für Intel entschieden, da INTEL die Mainboards VERSCHENKT...

Alternativ... 18. Apr 2007

@DaAzrael vergiss es, das ist unsinng. Kleine Aggressive INTEL-Trolls. Die haben halt...



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