Intels Core-Architektur im Detail

Smart Memory Access

Unabhängige Loads und Stores Ein Kritikpunkt an bisherigen Intel-Designs war stets das Festhalten am Konzept des Front Side Bus (FSB) - der Speichercontroller ist über einen, jetzt bei Core bis zu effektiv 1.333 MHz schnellen Bus angebunden, durch den alle Speicherzugriffe erfolgen müssen. Der FSB geht bei Intel nun in die dritte CPU-Generation, AMD hat mit dem K8-Design den Speichercontroller in den Prozessor verlagert, was der Kern seiner guten Performance pro Takt ist. Der Nachteil eines integrierten Speichercontrollers ist jedoch, dass man nur schlecht auf Trends im volatilen Memory-Markt reagieren kann: Während Intel bereits seit über einem Jahr DDR-2-Chipsätze anbietet, kommen die Athlons und Opterons mit DDR-2 voraussichtlich erst Mitte 2006 auf den Markt.

Loads und Stores ohne Stall Intel will am FSB festhalten und musste dazu die Speicheroperationen deutlich beschleunigen. Dazu arbeitet die Core-Architektur ähnlich wie das EPIC-Konzept des Itanium, was Intel bei Core "Memory Disambiguation" nennt. Der Prozessor kann mit vermutlich als Nächstes benötigten Daten im Voraus rechnen und lädt sie nicht nur in den L2-Cache, was als "Prefetching" bereits ältere CPU-Designs beherrschen. Hier verwendet Intel denselben Begriff für alte und neue Techniken: In Core stecken sowohl zwei Prefetch-Einheiten für den L2-Cache je Kern als auch zwei Daten- und ein Befehls-Prefetcher, welche direkt in die Ausführungseinheiten führen. Die L2-Prefetcher teilen sich die beiden Prozessorkerne jedoch, so dass in einer Dual-Core-CPU insgesamt acht Prefetcher zur Verfügung stehen. Damit füttern die Prefetcher die Rechenwerke ständig mit Daten, die höchstwahrscheinlich als Nächstes benötigt werden. Die Prefetcher arbeiten dabei mit bestimmten Zugriffsmustern, die sie anhand interner Tabellen ("Look-Up-Tables") erkennen können.

Das Konzept lässt sich wieder an einem Alltagsbeispiel veranschaulichen, diesmal vom Ende eines Arbeitsalltags. Man sitzt auf dem Sofa, sieht fern und möchte dabei Bier trinken. Der Lebenspartner erkennt das und weiß, dass es höchst selten bei einem Bier bleibt - er holt also gleich zwei aus dem Kühlschrank, der hier dem Arbeitsspeicher entspricht. Der L2-Cache sei hier der Couchtisch, auf dem das Bier zum direkten Zugriff steht - der Weg zum Kühlschrank dauert schließlich viel zu lange. Hat man nach dem ersten Bier noch Lust auf ein weiteres, ist dieses unmittelbar vorhanden. Wenn nicht, bleibt das zweite eben ungeöffnet und hat nur zeitweise unwesentlichen Platz auf dem Tisch belegt.

Prefetch-Struktur Der fatale Unterschied zwischen dem Fernsehabend und dem Prefetching in einem Prozessor ist dabei nur, dass die Daten im Hauptspeicher nach einem solchen irrtümlichen Prefetch noch vorhanden sind - das Bier im Kühlschrank aber leider nicht. In einer Core-CPU führt die "Memory Disambiguation" in der Praxis dazu, dass das Laden von Daten und das Speichern der Rechenergebnisse (Load/Store) völlig unabhängig voneinander erfolgen kann. Bier holen und Bier trinken erfolgt also gleichzeitig, was im wahren Leben bei hoher Geschwindigkeit zum Verschlucken führt.

Der "Smart Memory Access" macht bei Core das per Hardware, was bei Itanium der Compiler übernehmen muss: Die Speicherzugriffe laufen voneinander unabhängig und in bestimmten Mustern optimal angeordnet. Core kann diese Muster aber erkennen (Wenn "mensch" auf dem Sofa sitzt und fernsieht, hole Bier) und entsprechend reagieren.